Ce papier présente une approche probabiliste de diagnostic de fautes au niveau des circuits combinatoires, basée sur la modélisation et l'inférence dans les réseaux bayésiens. Ce modèle prend en compte l'architecture du circuit et aussi les états des différents composants. Nous proposons une approche hiérarchique pour différentes structures du circuit afin de localiser la défaillance en utilisant un minimum de vecteurs de test.