Un mécanisme de cache pour les E/S séquentielles en mémoires flash

Pierre Olivier 1 Jalil Boukhobza 2
2 Lab-STICC_UBO_CACS_MOCS
Lab-STICC - Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance, UBO - Université de Brest
Résumé : En raison d'une demande exponentielle du marché, le coût des systèmes de stockage à base de mémoire NAND flash chute de manière importante. Ces mémoires deviennent le principal média de stockage dans le domaine de l'informatique mobile, et tendent à être moins confinées à ce domaine. Néanmoins, cette technologie n'est pas assez mature pour permettre une utilisation à grande échelle pour les systèmes de stockage en entreprise. Cela est dû aux faibles performances des opérations d'écriture, causées par la structure interne de ces mémoires. La contrainte majeure de cette technologie est le nombre limité d'effacements, provoquant l'usure rapide de la mémoire. Pour pallier ce problème, les solutions actuelles implémentent des politiques de répartition de l'usure ( wear levelling ) pour augmenter la durée de vie des mémoires. Ces politiques, intégrées au sein de la FTL (Flash Translation Layer), contribuent grandement à la baisse de performance en écriture. Dans cet article, nous proposons d'augmenter les performances en réduisant le problème de l'usure en absorbant les effacements de blocs grâce à un système de double cache, remplaçant la plupart des services de la FTL. Les évaluations expérimentales menées s'appuient sur des traces réelles et synthétiques. Notre système de cache améliore considérablement les performances par rapport aux FTLs actuelles, réduisant de plus de 65 % le temps de réponse moyen et le nombre d'opérations d'effacement pour certaines traces intensives en écriture.
Type de document :
Communication dans un congrès
Symposium d'Architecture nouvelles des machines (SympA), May 2011, Saint Malo, France. paper_16, 2011
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Contributeur : Jalil Boukhobza <>
Soumis le : lundi 11 juillet 2011 - 10:07:35
Dernière modification le : mardi 16 janvier 2018 - 15:54:23
Document(s) archivé(s) le : lundi 12 novembre 2012 - 10:36:02

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Pierre Olivier, Jalil Boukhobza. Un mécanisme de cache pour les E/S séquentielles en mémoires flash. Symposium d'Architecture nouvelles des machines (SympA), May 2011, Saint Malo, France. paper_16, 2011. 〈hal-00607339〉

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